TPs de VHDL

Cette page est dédiée aux TPs de VHDL en 2e année de l'ENSEIRB-MATMECA

• texte du TP1

• Fichier de contraintes pour les cartes Nexys4
• Fichier de contraintes pour les cartes Nexys4DDR et NexysA7

• texte du TP2

• ROM_sinus.vhd

• UART_recv : module de réception UART
• merger_8b_to_16b : module de reconstruction des échantillons
• stop_counter : calcul de l'adresse d'écriture
• full_uart_recv : module complet de mise à jour de musique par UART

• rand_mod : générateur pseudo aléatoire

• convertisseur PWM vers entier pour simu finale

• 5e Element
• Selfie
• La soupe aux choux
• Sinus @ 1kHz

Ces fichiers ont été générés grâce au script Matlab suivant (support non fourni, une version Python3 sera disponible “bientôt”)

• Documentation de la carte Nexys4
• Documentation de la carte Nexys4DDR / NexysA7

• génération de Testbench par lapinoo pour éviter les écritures longues et fastidieuses. Attention tout de même, les fichiers générés sont plus complexes que ceux vus en TP/TD.
• générateur de chronogrammes toujours utile pour les rapports…