====== TPs de VHDL ====== Cette page est dédiée aux TPs de VHDL en 2e année de l'ENSEIRB-MATMECA ---- ===== TP1 ===== * {{ en201_tp1_vhdl.pdf | texte du TP1}} === ressources === * {{ nexys4_master.xdc | Fichier de contraintes pour les cartes Nexys4}} * {{ nexys-a7-100t-master.xdc | Fichier de contraintes pour les cartes Nexys4DDR et NexysA7 }} ---- ===== TP2 ===== * {{ en201_tp2_vhdl.pdf | texte du TP2}} === fichiers ressources === * {{ rom_sinus.vhd | ROM_sinus.vhd }} * {{ uart_recv.vhd | UART_recv }} : module de réception UART * {{ merger_8b_to_16b.vhd | merger_8b_to_16b }} : module de reconstruction des échantillons * {{ stop_counter.vhd | stop_counter }} : calcul de l'adresse d'écriture * {{ full_uart_recv.vhd | full_uart_recv }} : module complet de mise à jour de musique par UART * {{ rand_mod.vhd | rand_mod }} : générateur pseudo aléatoire === Aide au test === * {{ pwm_2_integer.vhd | convertisseur }} PWM vers entier pour simu finale === morceaux .uart précompilés === * {{ 5thelement.uart | 5e Element }} * {{ selfie.uart | Selfie }} * {{ soupe_au_choux.uart | La soupe aux choux }} * {{ sinus_1khz.uart | Sinus @ 1kHz }} Ces fichiers ont été générés grâce au script Matlab {{generation_musique.m | suivant}} (support non fourni, une version Python3 sera disponible "bientôt") ---- ===== Documentation ===== * [[ http://www.digilentinc.com/Products/Detail.cfm?Prod=NEXYS4 | Documentation de la carte Nexys4]] * [[ https://reference.digilentinc.com/_media/reference/programmable-logic/nexys-4-ddr/nexys4ddr_rm.pdf | Documentation de la carte Nexys4DDR / NexysA7]] ===== Liens externes ===== * [[ https://vhdl.lapinoo.net/testbench/ | génération de Testbench par lapinoo ]] pour éviter les écritures longues et fastidieuses. Attention tout de même, les fichiers générés sont plus complexes que ceux vus en TP/TD. * [[ https://www.itdev.co.uk/content/vhdl-testbench-generator-tool | générateur de chronogrammes ]] toujours utile pour les rapports...